靜電放電保護可以從FAB端的Process解決，也可以從IC設計端的Layout來設計，所以你會看到Prcess有一個ESD的option layer，或者Design rule里面有ESD的設計規(guī)則可供客戶選擇等等。當然有些客戶也會自己根據(jù)SPICE model的電性通過layout來設計ESD。

        要么改變PN結，要么改變PN結的負載電阻，而改變PN結只能靠ESD_IMP了，而改變與PN結的負載電阻，就是用non-silicide或者串聯(lián)電阻的方法了。

1）Source/Drain的ESD implant

         因為我們的LDD結構在gate poly兩邊很容易形成兩個淺結，而這個淺結的尖角電場比較集中，而且因為是淺結，所以它與Gate比較近，所以受Gate的末端電場影響比較大，所以這樣的LDD尖角在耐ESD放電的能力是比較差的(<1kV)，所以如果這樣的Device用在I/O端口，很容造成ESD損傷。所以根據(jù)這個理論，我們需要一個單獨的器件沒有LDD，但是需要另外一道ESD implant，打一個比較深的N+_S/D，這樣就可以讓那個尖角變圓而且離表面很遠，所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的 話這個額外的MOS的Gate就必須很長防止穿通(punchthrough)，而且因為器件不一樣了，所以需要單獨提取器件的SPICE Model。

2）接觸孔(contact)的ESD implant

          在LDD器件的N+漏極的孔下面打一個P+的硼，而且深度要超過N+漏極(drain)的深度，這樣就可以讓原來Drain的擊穿電壓降低(8V-->6V)，所以可以在LDD尖角發(fā)生擊穿之前先從Drain擊穿導走從而保護Drain和Gate的擊穿。所以這樣的設計能夠保持器件尺寸不變，且MOS結構沒有改變，故不需要重新提取SPICE model。當然這種智能用于non-silicide制程，否則contact你也打不進去implant。

3）SAB (SAlicide Block)

          一般我們?yōu)榱私档蚆OS的互連電容，我們會使用silicide/SAlicide制程，但是這樣器件如果工作在輸出端，我們的器件負載電阻變低，外界 ESD電壓將會全部加載在LDD和Gate結構之間很容易擊穿損傷，所以在輸出級的MOS的Silicide/Salicide我們通常會用SAB(SAlicide Block)光罩擋住RPO，不要形成silicide，增加一個photo layer成本增加，但是ESD電壓可以從1kV提高到4kV。

4）串聯(lián)電阻法

         這種方法不用增加光罩，應該是*省錢的了，原理有點類似第三種(SAB)增加電阻法，我就故意給他串聯(lián)一個電阻(比如Rs_NW，或者HiR，等)，這樣也達到了SAB的方法。

          這就完全靠設計者的功夫了，有些公司在設計規(guī)則就已經提供給客solution了，客戶只要照著畫就行了，有些沒有的則只能靠客戶自己的designer了，很多設計規(guī)則都是寫著這個只是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain結在I/O端承受ESD的浪涌(surge)電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)PMOS稱之為GDPMOS (Gate-to-Drain PMOS)。以NMOS為例，原理都是Gate關閉狀態(tài)，Source/Bulk的PN結本來是短接0偏的，當I/O端有大電壓時，則Drain/Bulk PN結雪崩擊穿，瞬間bulk有大電流與襯底電阻形成壓差導致Bulk/Source的PN正偏，所以這個MOS的寄生橫向NPN管進入放大區(qū)(發(fā)射結正偏,集電結反偏)，所以呈現(xiàn)特性，起到保護作用。PMOS同理推導。 

        這個原理看起來簡單，但是設計的精髓(know-how)是什么？怎么觸發(fā)BJT？怎么維持？怎么撐到HBM>2KV or 4KV？

        如何觸發(fā)？必須有足夠大的襯底電流，所以后來發(fā)展到了現(xiàn)在普遍采用的多指交叉并聯(lián)結構(multi-finger)。但是這種結構主要技術問題是基區(qū)寬度增加，放大系數(shù)減小，所以不容易開啟。而且隨著finger數(shù)量增多，會導致每個finger之間的均勻開啟變得很困難，這也是ESD設計的瓶頸所在。 

         如果要改變這種問題，大概有兩種做法(因為triger的是電壓，改善電壓要么是電阻要么是電流)：1、利用SAB(SAlicide-Block)在I/O的Drain上形成一個高阻的non-Silicide區(qū)域，使得漏極方塊電阻增大，而使得ESD電流分布更均勻，從而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，類似上面的接觸孔P+ ESD imp)，在N+Drain下面打一個P+，降低Drain的雪崩擊穿電壓，更早有比較多的雪崩擊穿電流(詳見文獻論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。

對于的ESD有兩個小小的常識要跟大家分享一下：

         1)NMOS我們通常都能看到比較好的特性，但是實際上PMOS很難有特性，而且PMOS耐ESD的特性普遍比NMOS好，這個道理同HCI效應，主要是因為NMOS擊穿時候產生的是電子，遷移率很大，所以Isub很大容易使得Bulk/Source正向導通，但是PMOS就難咯。

        2) Trigger電壓/Hold電壓: Trigger電壓當然就是之前將的的**個拐點(Knee-point)，寄生BJT的擊穿電壓，而且要介于BVCEO與BVCBO之間。而Hold電壓就是要維持持續(xù)ON，但是又不能進入柵鎖(Latch-up)狀態(tài)，否則就進入二次擊穿(熱擊穿)而損壞了。還有個概念就是二次擊穿電流，就是進入Latch-up之后I^2*R熱量驟增導致硅融化了，而這個就是要限流，可以通過控制W/L，或者增加一個限流高阻， *簡單*常用的方法是拉大Drain的距離/拉大SAB的距離(ESD rule的普遍做法)。

          我們剛剛講過，Multi-finger的ESD設計的瓶頸是開啟的均勻性，假設有10只finger，而在ESD 放電發(fā)生時，這10 支finger 并不一定會同時導通(一般是因Breakdown 而導通)，常見到只有2-3 支finger會先導通，這是因布局上無法使每finger的相對位置及拉線方向完全相同所致，這2~3 支finger 一導通，ESD電流便集中流向這2~3支的finger，而其它的finger 仍是保持關閉的，所以其ESD 防護能力等效于只有2~3 支finger的防護能力，而非10 支finger 的防護能力。這也就是為何組件尺寸已經做得很大，但ESD 防護能力并未如預期般地上升的主要原因，增打面積未能預期帶來ESD增強，怎么辦？其實很簡單，就是要降低Vt1(Trigger電壓)，我們通過柵極增加電壓的方式，讓襯底先開啟代替擊穿而提前導通產生襯底電流，這時候就能夠讓其他finger也一起開啟進入導通狀態(tài)，讓每個finger都來承受ESD電流，真正發(fā)揮大面積的ESD作用。

       finger也一起開啟進入導通狀態(tài)，讓每個finger都來承受ESD電流，真正發(fā)揮大面積的ESD作用。

        但是這種GCNMOS的ESD設計有個缺點是溝道開啟了產生了電流容易造成柵氧擊穿，所以他不見的是一種很好的ESD設計方案，而且有源區(qū)越小則柵壓的影響越大，而有源區(qū)越大則越難開啟，所以很難把握。

        4、還有一種復雜的ESD保護電路: 可控硅晶閘管(SCR: Silicon Controlled  Rectifier ）   

它就是我們之前講過的CMOS寄生的PNPN結構觸發(fā)產生并且Latch-up，通過ON/OFF實現(xiàn)對電路的保護，大家可以回顧一下，只要把上一篇里面那些抑制LATCH-up的factor想法讓其發(fā)生就可以了，不過只能適用于Layout，不能適用于Process，否則Latch-up又要fail了。

        *后，ESD的設計學問太深了，我這里只是拋磚引玉給大家科普一下了，基本上ESD的方案有如下幾種:電阻分壓、二極管、MOS、寄生BJT、SCR(PNPN structure)等幾種方法。而且ESD不僅和Design相關，更和FAB的process相關，而且學問太深了，這里我也不是很了解，無法給再大家深入了。當然術業(yè)專攻學無止境，工作中只有不斷學習才會創(chuàng)收更高效益。